Да, включение исходного кода на языках программирования, таких как Verilog, в заявку на полезную модель (патент) является вполне допустимой и часто рекомендуемой практикой. Это позволяет чётко и точно описать техническую реализацию устройства, обеспечивая его полноценное защиту авторским правом.
### Почему Важно Включать Код Verilog:
1. **Техническая Детализация**:
- Исходный код предоставляет детальное описание работы устройства на уровне аппаратных элементов, что важно для полного понимания и воспроизведения модели.
2. **Убедительность**:
- Включение кода укрепляет вашу заявку, демонстрируя конкретную реализацию предложенного устройства.
3. **Сопоставление с Существующими Решениями**:
- Код позволяет провести точное сравнение вашего устройства с существующими решениями, что важно для подтверждения его оригинальности.
4. **Для Проверки и Экспериментов**:
- Исходный код может быть использован для симуляций и тестирования, что поможет убедиться в работоспособности устройства и подтвердить заявленные характеристики.
### Как Включать Код Verilog:
1. **Приложенные Материалы**:
- Исходный код обычно включается как приложение к основной части заявки. Это может быть отдельный файл или часть описания модулей.
2. **В Основном Тексте Заявки**:
- Код можно вставить прямо в текст заявки, особенно если он не слишком длинный и важно его привести в полной мере для понимания устройства.
3. **Ссылка на Приложения**:
- Если код достаточно большой, его можно разместить в отдельных приложениях с ссылками из основного текста заявки.
### Пример Включения Кода Verilog
Вот пример того, как вы можете включить исходный код Verilog в вашу заявку:
#### Описание модуля `Msummator`
**Принцип работы**: Модуль `Msummator` выполняет сложение двух битов (`term1` и `term2`) с учетом входного переноса (`intransfer`). Результат сложения выдается на выходах `outtransfer` (выходной перенос) и `mresult` (результат).
**Схема и код на Verilog**:
```verilog
```
**Преимущества по сравнению с традиционными сумматорами**:
- Минимизация путей сигнала для уменьшения времени задержки.
- Использование параллельных путей для расчета результата и переноса.
- Снижение энергопотребления за счет минимального числа элементов на пути сигнала.
### Заключение
Включение исходного кода Verilog в вашу заявку по схематехнике является стандартной и рекомендованной практикой. Это обеспечивает четкое описание устройства, укрепляет ваши претензии к защите авторских прав и позволяет проводить точное сравнение с существующими решениями.
Если вы используете специализированное программное обеспечение для подготовки патентных заявок (например, EPO-Online Filing или Patent Center), ознакомьтесь с инструкциями по включению дополнительных материалов и кода.
